社区 单片机/工控
Hyunnnnn 2019-04-01 03:41:12
在Xilinx FPGA的开发中，选用block ram(参考pg058)作为RAM的读写操作。
在读数据的过程中存在100ps的延时，如图
对于延时，在pg058的57页中，有相关时序显示，但是没有对这100ps的延时做具体的解释
各位大神，有没有对这个100ps的延时有了解的吗？求赐教，谢谢！！
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中关村彭于晏 2022-03-02
生成ip的时候应该写了，如果你没有选输出端的register，那么从地址有效的哪个时钟上升沿到能够读到数据的时延是一个clk，这里“能够读到数据”应该只的是在时钟上升沿读取数据，回到你的仿真波形，你在下个时钟上升沿就可以正确读到这个数据了。100ps的延时具体可能是来自地址输入端口，在BRAM的内部，地址输入端口有一组registers，如果换成DRAM这个延迟应该就没了你可以试试。
Davemissyou 2021-05-21
FPGA最底层也是晶体管组成，微电子学专业知识
moquan1100 2020-06-01
看一下memory/RAM/DDR/LPDDR 标准spec，里面讲的更细一些。如“The read latency (RL) is defined from the last rising edge of the clock that completes a read command (Ex: the second rising edge of the CAS-2 command) to the rising edge of the clock from which the tDQSCK delay is measured. T”。
Hyunnnnn 2020-05-30
最后翻阅了一些资料，确实没有很明确的答案。
在实际使用中FPGA block memory IP, read latency是1 cycle。
功能是没有影响的。。
哈哈哈哈，不好意思，没能给予你正确的解释。
亦可西 2020-05-28
您好，这个问题你解决了吗，我在仿真过程中也是遇到这个问题，查找了很多资料也没找到有用的解释，麻烦你能给我解释一下吗
dceacho 2019-04-02
预期延时是多少或者多少延时才是合理的，看看偏差百分比
Hyunnnnn 2019-04-02
您好，我用xilinx自带的block ram ip exsample code仿真时也是100ps，我的疑问是设计这个ip输出为什么需要100ps？100ps这个时间是由什么来决定的？从datasheet上看到，确实设计里面有一个latch，100ps是由latch导致的。但是不理解为什么需要设计这个latch。[/quote]物理性质决定的吧，我没做过FPGA，但接触各种晶体管的响应时间都是有极限的，大多数ns级的，你的100ps估计是考虑到实际物理反应时间[/quote]你这种说法有一定道理，但是在FPGA应该不是晶体管组成，而且对于时间非常敏感，不可能存在100ps这种物理延迟存在在IP的datasheet的设计框图中确实存在latch，只是不知道设计这个latch的理由。
dceacho 2019-04-02
您好，我用xilinx自带的block ram ip exsample code仿真时也是100ps，我的疑问是设计这个ip输出为什么需要100ps？100ps这个时间是由什么来决定的？从datasheet上看到，确实设计里面有一个latch，100ps是由latch导致的。但是不理解为什么需要设计这个latch。[/quote]物理性质决定的吧，我没做过FPGA，但接触各种晶体管的响应时间都是有极限的，大多数ns级的，你的100ps估计是考虑到实际物理反应时间
Hyunnnnn 2019-04-02
您好，我用xilinx自带的block ram ip exsample code仿真时也是100ps，我的疑问是设计这个ip输出为什么需要100ps？100ps这个时间是由什么来决定的？从datasheet上看到，确实设计里面有一个latch，100ps是由latch导致的。但是不理解为什么需要设计这个latch。
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